module dds_ASK               //dds_ASK,这个不需要接口函数
(
input clkfc,rst_n,
output [13:0]date_sin_100k
);
reg flag1,flag2;
reg[31:0]add_sin_100k_before,add_sin_100k;
always@(posedge clkfc,negedge rst_n)
begin
 if(!rst_n)        begin
  add_sin_100k<=32'd0;
  add_sin_100k_before<=32'd0;
  flag2<=0;
  flag1<=0;
  end
 else      begin
   if(clk_ASK)       begin
	  if(flag2==1'b0)    begin
	   add_sin_100k<=add_sin_100k_before;
		flag2<=1'b1;
		end
		else        begin
      add_sin_100k<=add_sin_100k+32'd42949673;
	   flag1<=1'b0;
		flag2<=1'b1;
		end
	end
  else
    if(flag1==1'b0)         begin
     add_sin_100k_before<=add_sin_100k;
     add_sin_100k<=(32'h800<<20);             //或者这儿可以这样写：add_sin_100k[19:8]=12'hbf8;add_sin_100k[7:0]=8'b0;
  	  flag1<=1'b1;
	  end
	 else            begin
	  add_sin_100k<=add_sin_100k;
	  flag2<=1'b0;
	  flag1<=1'b1;
	  end
 end
end
sinrom_add12_date14	sinrom_add12_date14_inst (
	.address ( add_sin_100k[31:20] ),
	.clock ( clkfc ),
	.q ( date_sin_100k )
	);
reg [31:0]add_rate;
reg clk_ASK;
always@(posedge clkfc,negedge rst_n) begin   //产生10k的元码
 if(!rst_n)    begin
  add_rate<=32'b0;
  clk_ASK<=1'b1;
  end
 else            begin
   if(add_rate==32'd1000)   begin       
    clk_ASK=~clk_ASK;
	 add_rate<=0;
  end
  else           
	 add_rate<=add_rate+1'b1;
 end
end
endmodule